Языки проектирования программируемых интегральных логических схем и их особенности, упрощающие процесс обучения

В данной работе рассматриваются языки проектирования ПЛИС и их особенности.

Ключевые слова: программируемая логическая интегральная схема, алгоритм программирования, языки программирования, цифровая база, код, моделирование.

В наше время существует много востребованных направлений развития цифровой базы. Программируемые логические интегральные схемы (ПЛИС) являются одними из них. Их использование дает инженеру — разработчику возможность быстро создавать сложные устройства, совершенствовать их функции. Рассмотрим два языка программирования, сравним их характеристики и особенности.

Общие черты HDL языков программирования:

1. Языки программирования содержат множество операторов.

Существуют синтезируемые операторы, которые описывают работоспособность устройства, они отличают HDL-языки от обычных языков программирования. Несинтезируемые операторы нужны тестирования, их отличия незначительные от алгоритмических языков программирования.

2. Необходимы для описания действий, которые параллельно выполняются.

Отличия языков:

1. Синтаксические конструкции VHDL созданы на языке ADA, а Verilog на языке C.
2. Больше возможностей Verilog HDL создает SystemVerilog для того, чтобы разработчики могли создать новые проекты. Первым языком SystemVerilog является HDVL. Так как функции VHDL и Verilog он в себе объединяет. На основе языка С был создан язык С ++.
3. При разработке VDHL замечает больше ошибок, а Verilog позволяет разработчикам быстро описывать модели.

В таблице приведены варианты кода на языках Verilog и VHDL:

Рис. 1. Варианты кода на языках Verilog и VHDL для описания простого логического элемента — счетчика с предварительной загрузкой. [Источник таблицы: сайт. — URL: https://www.macrogroup.ru/programmirovanie-plis-fpga-xilinx-yazyki-proektirovaniya-plis-i-snk]

Рассмотрим сравнительный график емкости моделирования HDL: Verilog и VHDL

Рис. 2. моделирование HDL Verilog и VHDL [Источник графика: Douglas J. Smith, «VHDL & Verilog Compared & Contrasted Plus Modeled Example Written in VHDL, Verilog и C»]

С помощью графика, мы видим, что Verilog и VHDL способны к моделированию аппаратного обеспечения. Делаем вывод, что Verilog лучше, с точки зрения низкоуровневого аппаратного моделирования.

Заключение

На основе описанных особенностей можем сделать вывод, что Verilog является наиболее приемлемым для процесса обучения, его основные конструкции просты и доступны.

Язык Verilog используется чаще, чем VHDL. Недостатком Verilog является отсутствие объектно-ориентированного подхода. Но язык SystemVerilog полностью устранил этот недостаток, так как он является наиболее совершенным языком.

Существует рейтинг популярности TIOBE, в нем оба языка находятся далеко не на первых местах. VHDL в рейтинге занимает 49 место, а Verilog — находится в конце сотни.

Литература

1. «Максфилд К. Проектирование на ПЛИС. Курс молодого бойца. — М.: Издательский дом «Додэка-XXI»,2007. — 408 с.: илл».
2. «Язык описания аппаратуры». — Текст: электронный // Википедия: [сайт]. — URL: https://ru.wikipedia.org/wiki/язык_описания_аппаратуры (дата обращения: 21.11.2020).
3. «Поляков А. К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры. — М.: СОЛОН-Пресс, 2003. –320с.
4. Verilog vs VHDL. — Текст: электронный //: [сайт]. — URL: https://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html (дата обращения: 21.11.2020).